在半導(dǎo)體晶體管尺寸越來越小、芯片功能日益復(fù)雜的趨勢下,系統(tǒng)級(jí)測試(簡稱 SLT)變得至關(guān)重要。系統(tǒng)級(jí)測試 (SLT) 是指在仿真的終端使用場景中對(duì)待測芯片 (DUT) 進(jìn)行測試,純粹通過運(yùn)行和使用來完成測試,無需像傳統(tǒng)自動(dòng)測試設(shè)備 (ATE) 那樣創(chuàng)建測試向量。仍需要編寫測試,但編寫方式不同。
系統(tǒng)級(jí)測試也被稱為功能測試。由于結(jié)構(gòu)測試能夠自動(dòng)化,可以更有效地滿足故障覆蓋率要求。因此,自動(dòng)測試程序生成 (ATPG) 成為測試向量的主要來源。
ATPG 等結(jié)構(gòu)技術(shù)需要掃描鏈等人工結(jié)構(gòu),以便訪問整個(gè)電路,這使得大多數(shù)測試都是在測試模式下完成。雖然這對(duì)測試大有裨益,但可測試性設(shè)計(jì) (DFT) 和 ATPG 也有缺點(diǎn),包括:
• 測試模式掩蓋了僅在功能模式下可見的故障
• ATPG 測試向量不會(huì)覆蓋電路所有部分,如 IP 塊之間的接口
• 待測芯片在結(jié)構(gòu)測試期間不會(huì)經(jīng)歷真實(shí)運(yùn)行,無法發(fā)現(xiàn)一些邊緣故障和滯后性的故障,包括:電源和時(shí)鐘分配電路中的噪聲;測試向量導(dǎo)致待測芯片發(fā)熱;ATPG 沒有覆蓋復(fù)雜的真實(shí)場景,手動(dòng)編寫這樣的測試向量可能非常困難甚至不可能;測試中不包括系統(tǒng)軟件。
相較而言,使用 SLT 時(shí),測試工程師可以像在真實(shí)環(huán)境中一樣使用待測芯片,從而發(fā)現(xiàn)以前無法發(fā)現(xiàn)的故障。鑒于進(jìn)入測試時(shí)的初始缺陷率升高,而退出測試時(shí)允許的缺陷率顯著降低,元器件制造商比以往任何時(shí)候都更加依賴測試。目前的技術(shù)已經(jīng)遠(yuǎn)遠(yuǎn)超過每個(gè)芯片 10 億個(gè)晶體管的大關(guān), 99.5% 的故障覆蓋率雖然仍可以接受,但如果以 10 億件來計(jì)算,0.5% 還是很多。
電子設(shè)計(jì)自動(dòng)化 (EDA) 行業(yè)在實(shí)現(xiàn)故障覆蓋率與密度同步提高方面付出了巨大努力,但由于以下原因,故障覆蓋率的提升有所滯后。
故障模式:每當(dāng)在集成電路制造中引入新的創(chuàng)新技術(shù),也意味著引入了新的故障模式。但檢測這些故障模式所需的新測試技術(shù)卻開發(fā)緩慢,總是難以跟上步伐。而通過 SLT,制造商可以實(shí)施功能測試,以引發(fā)和捕獲由新故障模式導(dǎo)致的真實(shí)故障。
SoC 內(nèi)部接口:ATPG 專注于測試 IP 塊并為這些 IP 塊實(shí)現(xiàn)非常高的故障覆蓋率。然而,隨著 SoC 變得越來越復(fù)雜,加入更多 IP 塊,這些 IP塊之間的接口成為芯片中更重要的組成部分,導(dǎo)致整體故障覆蓋率下降。
IP 塊接口的另一個(gè)挑戰(zhàn)是它們通常是異步的,這就導(dǎo)致測試更加困難。除了測試異步接口的復(fù)雜度,掃描所有可能的時(shí)序組合也非常耗時(shí)。
EDA 行業(yè)提供了推動(dòng) SoC 系統(tǒng)驗(yàn)證的工具,但尚不清楚這些仿真將如何移植到 ATE,甚至能否移植到 ATE。SLT 支持對(duì)接口進(jìn)行測試,因?yàn)榇郎y芯片將在真實(shí)環(huán)境中使用,以便發(fā)現(xiàn) ATE 中可能沒有出現(xiàn)的故障。
SoC 和 SIP 的復(fù)雜度日益提高,加上終端用戶日益嚴(yán)格的質(zhì)量要求,在此趨勢的推動(dòng)下, SLT 得到了更廣泛的采用,成為待測芯片測試策略中的關(guān)鍵組成部分。通過使用 SLT 在仿真的終端環(huán)境中對(duì)待測芯片進(jìn)行功能測試,設(shè)備制造商可以預(yù)防使用傳統(tǒng)晶圓和封裝測試技術(shù)難以檢測到的漏檢故障。
此外,在測試流程中添加 SLT 環(huán)節(jié)后,不僅可以捕獲漏檢故障,而且可以在平臺(tái)之間移動(dòng)測試,包括在測試流程的早期階段運(yùn)行低良率測試,后期階段在 SLT 測試設(shè)備中運(yùn)行高良率測試,這將有助于客戶達(dá)到理想的測試成本 / 質(zhì)量比。
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